Allegro Package Designer Plus
主要優(yōu)勢
- 完整的從前到后的物理設(shè)計實現(xiàn)流程，適用于單芯片和多芯片引線鍵合、倒裝芯片和晶圓級芯片級封裝、硅中介層、芯片堆疊和其他先進封裝技術(shù)
- 高效且芯片 IP 安全的分布式協(xié)同設(shè)計，用于芯片/封裝優(yōu)化
- 約束驅(qū)動的基板互連設(shè)計、提取、建模和信號完整性分析
Cadence AllegroPackage Designer Plus 支持約束驅(qū)動、設(shè)計正確的封裝基板布局。它支持單芯片和多芯片 BGA/LGA 封裝設(shè)計的完整從前到后的物理實現(xiàn)流程。提供一組強大的封裝特定功能，例如動態(tài)庫開發(fā)、連接生成/優(yōu)化、多層引線鍵合、協(xié)同設(shè)計、芯片堆疊和 TSV、嵌入式腔、推/推布線、報告和制造輸出。
系統(tǒng)設(shè)計集成
真正與Cadence OrbitIO集成系統(tǒng)規(guī)劃，Allegro Package Designer Plus 提供完整的封裝實施功能，幫助您更早、更自信地做出戰(zhàn)略權(quán)衡。
該工具還提供與Cadence Sigrity的直接接口清晰和攝氏分析技術(shù)，提供集成的布局和分析流程，支持幾乎所有先進的IC封裝技術(shù)，如復(fù)雜的引線鍵合、銅柱、FOWLP、2.5D、3D、BGA和PoP。
特征
- 針對單晶片和多晶片封裝的優(yōu)化物理布局解決方案，具有結(jié)構(gòu)校正數(shù)據(jù)庫、物理設(shè)計規(guī)則和電氣約束的實時 DRC
- 約束驅(qū)動的推推交互布線、自動交互和全自動布線
- 靈活的連接模型，支持網(wǎng)表、原理圖和“動態(tài)”連接
- 包括核心設(shè)計真實 DFM 規(guī)則檢查
- 可視化并執(zhí)行 3D 導(dǎo)線和設(shè)計規(guī)則檢查
