創(chuàng)意電子采用 Cadence 數(shù)字解決方案完成首款臺積電 N3 制程芯片及首款 AI 優(yōu)化的 N5 制程設(shè)計

主要內(nèi)容

• 創(chuàng)意電子采用臺積電 N3 制程工藝，在 Cadence 設(shè)計實現(xiàn)的助力下，實現(xiàn)運算速度為 3.16GHz 的 HPC 核心設(shè)計，其中包含了 350 萬個實例
• 創(chuàng)意電子在臺積電 N5 制程上采用了Cadence Cerebrus AI解決方案，在CPU 設(shè)計上，成功縮小 9%的設(shè)計面積并降低 8%的功耗

中國，上海–楷登電子（美國 Cadence 公司，NASDAQ：CDNS）今日宣布，創(chuàng)意電子 (GUC) 借助 Cadence 數(shù)字解決方案成功完成先進(jìn)的高性能計算 （HPC） 設(shè)計和CPU設(shè)計。其中，HPC 設(shè)計采用了臺積電先進(jìn)的N3制程，運用 Cadence Innovus Implementation System設(shè)計實現(xiàn)系統(tǒng)，順利完成首款具有高達(dá)350 萬個實例，時鐘速度高達(dá)到3.16GHz的先進(jìn)設(shè)計。另一款CPU 設(shè)計采用 AI 賦能的 Cadence Cerebrus Intelligent Chip Explorer 和完整的數(shù)字設(shè)計流程，借助臺積電 N5 制程工藝，成功讓功耗降低 8%，設(shè)計面積縮小 9%，同時顯著提升了工程效率。

Innovus Implementation System 設(shè)計實現(xiàn)系統(tǒng)具備高度精確的 GigaPlace 引擎，支持臺積電 FINFlEX 單元行布局，可在整個流程中考慮引腳連接，以實現(xiàn)臺積電 N3制程設(shè)計規(guī)則檢查(DRC) 收斂。先進(jìn)的 GigaOpt 引擎從臺積電 N3庫中部署最優(yōu)配置，同時平衡不同單元行的利用率，實現(xiàn)了更好的優(yōu)化。Innovus設(shè)計實現(xiàn)系統(tǒng)還包括一個大規(guī)模的并行架構(gòu)，并整合了成熟的 NanoRoute 引擎，助力創(chuàng)意電子在設(shè)計流程的初期就能解決信號完整性問題，同時改善布線后的設(shè)計相關(guān)性。

Cadence Cerebrus 與完整的Cadence 數(shù)字產(chǎn)品線相結(jié)合，在助力創(chuàng)意電子優(yōu)化功耗、性能和面積 (PPA) 方面發(fā)揮重要作用，并在 5nm CPU設(shè)計中通過綜合、設(shè)計實現(xiàn)到簽核的完整流程，提升工程團(tuán)隊的生產(chǎn)力。Cadence Cerebrus 的獨特之處在于以AI強化學(xué)習(xí)引擎，可自主優(yōu)化創(chuàng)意電子的設(shè)計流程，幫助團(tuán)隊突破工程設(shè)計的人工極限，加快產(chǎn)品上市。

創(chuàng)意電子設(shè)計服務(wù)中心資深副總經(jīng)理林景源博士表示，“創(chuàng)意電子是為 AI、HPC、5G、工業(yè)和其他新興應(yīng)用提供先進(jìn)芯片解決方案的市場領(lǐng)導(dǎo)者。我們致力于向客戶提供最具競爭力的設(shè)計，因此對我們來說，投資于領(lǐng)先的技術(shù)非常重要。我們選擇 Cadence Cerebrus Intelligent Chip Explorer，正是因為其與更廣泛的數(shù)字流程相結(jié)合，有助于我們通過人工智能縮短設(shè)計需要的迭代周期，同時還能改善 PPA。Innovus 設(shè)計實現(xiàn)系統(tǒng)是我們的得力助手，讓我們成功交付了首款 N3 芯片，助力團(tuán)隊加速創(chuàng)建高性能、低功耗的 HPC設(shè)計?！?/p>