Allegro Design Authoring
Allegro Design Authoring 提供企業(yè)級(jí)原理圖設(shè)計(jì)方案，硬件工程師可以快速高效的創(chuàng)建復(fù)雜設(shè)計(jì)，它提供高效的功能，可以創(chuàng)建模塊電路重復(fù)使用，或者將某一個(gè)有用的Page進(jìn)行復(fù)用。
Allegro Design Authoring 基于團(tuán)隊(duì)的工作模式，可以和PCB Editor無縫交互，它可以調(diào)用Constraint Manager,創(chuàng)建物理和電氣規(guī)則，從而直接驅(qū)動(dòng)PCB Design。
主要優(yōu)勢(shì)
- 原理圖設(shè)計(jì)師和PCB工程師可以并行工作
- 高效生產(chǎn)力功能，例如將以前的原理圖設(shè)計(jì)重用為塊或圖紙
- 順利集成到布局前仿真和信號(hào)分析中
- TüV南德意志集團(tuán)“適合用途 – TCL1”認(rèn)證，符合ISO 26262汽車功能安全要求
Project manager平臺(tái)
借助Project manager平臺(tái)可以管控整個(gè)設(shè)計(jì)流程，硬件工程師可以在此平臺(tái)上啟動(dòng)原理圖設(shè)計(jì)工具Concept HDL，同時(shí)，Layout工程師可以啟動(dòng)PCB Editor，另外，由此平臺(tái)可以直接進(jìn)入原理圖符號(hào)庫和PCB封裝庫的創(chuàng)建與編輯。
特征
- 提供原理圖和 HDL/Verilog 設(shè)計(jì)輸入
- 分配和管理高速設(shè)計(jì)規(guī)則
- 支持網(wǎng)絡(luò)類、總線、擴(kuò)展網(wǎng)絡(luò)和差分對(duì)
- 通過強(qiáng)大的庫創(chuàng)建和管理功能消除返工
- 通過系統(tǒng)化版本控制實(shí)現(xiàn)多用戶并行開發(fā)
- 順利集成到布局前仿真和信號(hào)分析中
- 支持可定制的用戶界面和企業(yè)部署